|
| |
|
Главная Журналы Б2, Б1 образуют цепи положительной обратной связи. Применение коллекторов К11, К22 позволяет развязать входы и выходы RS-триггера. Управление RS-триггером осуществляется с помощью ключей, изображенных штриховыми линиями. На основе RS-триг-геров строятся запоминающие и регистровые устройства БИС. В совмещенной транзисторной структуре с вертикальным инжектором (рис. 5.3.9, а) осуществлено совмещение однотипных областей вертикальных р-п-р и /г-р-л-транзисторов, структуры которых изображены на рис. 5.3.9, б и 5.3.9, в. На рис. 5.3.9, а 
Рис. 5.3.9. Поперечные сечения совмещенной транзисторной структуры с вертикальным инжектором (а), вертикального р-и-р-транзистора (б) и вертикального п-р-и-транзистора {в) р-п-р- и л-р-л-транзисторы условно выделены зонами / и /Л Роль инжектора выполняет общая для всего кристалла БИС р-подложка, на которую подается положительный потенциал. Внутренний Л+-СЛОЙ обеспечивает малое сопротивление общей заземленной шины. Окно в этом слое необходимо для получения достаточно высокого прямого коэффициента передачи вертикального р-л-р-тр анзистора. Вертикальные совмещенные транзисторные структуры позволяют получить высокую плотность размещения логических элементов, так как с поверхности кристалла полностью убираются шина питания (р-подложка) и шина заземления (л+-слой). На поверхности кристалла остаются только проводники, необходимые для осуществления логических связей. В логических элементах инжекционно-полевой логики (ИПЛ) используется совмещение однотипных полупроводниковых областей, полевых транзисторов с затворами, изолированными р-л-переходами, и биполярных транзисторов. На рис. 5.3.10 в качестве примера показана совмещенная транзисторная структура ИПЛ, состоящая из вертикального л-канального полевого транзистора и горизонтального б,иполярного р-л-р-транзистора. В этой структуре области коллектора р-типа и <базы л-типа горизонтального р-л-р-транзистора совмещены соответственно с областями затвора н истока л-канального полевого транзистора. В роли стока л-1канального толевого транзистора используется сильнолегированная л+-область, сформированная внутри р-области затвора. Состояние полевого транзистора (открыто, закрыто) определяется потенциалом затвора. Удельное сопротивление л-слоя и размеры поперечного сечения канала выбираются так, что при Рис. 5.3.10. Совмещенная транзисторная структура инжекционно-полевой логики  нулевом потенциале затвора (рис. 5.3.11,а) область объемного заряда р--л-перехода затвор - канал полностью перекрывает поперечное сечение канала и ток стока практически равен нулю. В этом случае в цепи затвора протекает ток /3 = -ajv/Ha . Если же цепь затвора разомкнута (рис. 5.3.14,6), то область затвора (коллектор биполярного транзистора) заряжается положительно ---/?l t: t- + /OrJ
Рис. 5.3.11. Иллюстрация двух граничных режимов работы совмещенной транзисторной структуры ИПЛ при закороченном (а) и свободном (б) затворе Штриховыми линиями доказаны границы областей объемных зарядов р-п-переходов за счет экстракции дырок из л-базы биполярного р -л -р-транзистора. В этом случае область объемного заряда р - л-перехода затвор -канал сужается так, что образуется проводящий канал л-типа между истоком и стоком. Ток канала определяется потенциалом затвора. При повышенных токах инжектора возможна переинжекция дырок из р-области затвора в л-область канала и, следовательно, модуляция проводимости канала. Совмещенные транзисторные структуры нормально работают при изменении токов инжекторов в широком диапазоне от долей микроампер до единиц миллиазднер. Напряжение (питания инжекторов 0,5... 1 В. Мощность, потребляемая элементарным логическим элементом, находится в пределах 1 мкВт... 1 мВт, а время задержки соответственно равно 1 мкс... 1 не. БИС, построенные на основе №Л- и ИПЛ-элементов, характеризуются высокой степе- нью интеграции (до инверторов на I мы), однородной структурой, самоизоляцией элементов, простотой технологии изготовления. Промышленностью освоен выпуск БИС ОЗУ с высокой информационной емкостью (до 16 кбит), микропроцессоров (МП), устройство ввода и вывода информации с преобразователями аналог - код и код - аналог и других устройств ЦВМ. § 5.4. Полупроводниковые БИС памяти Достижения полупроводниковой микроэлектроники открыли широкие возможности для создания интегральных запоминающих устройств (ЗУ) самого различного функционального назначения: сверхоперативные ЗУ (СОЗУ) - для хранения наиболее часто используемых данных; оперативные ЗУ (ОЗУ) - для хранения данных и программ текущих вычислений; постоянные (ПЗУ) и полупостоянные (ППЗУ) ЗУ -для хранения констант и микропрограмм; ассоциативные ЗУ (АЗУ)-для упрощения "тематического обеспечения и увеличения производительности ЭВМ. Полупроводниковые интегральные ЗУ характеризуются высоким быстродействием и надежностью, низкой потребляемой мощностью и малыми массогабаритными характеристиками. Структурная схема и параметры БИС памяти с произвольной выборкой (ЗУПВ). В состав БИС памяти с произвольной выборкой (р!ис. 5.4.1) входят: «акопитель, .состоящий из N запомина- ± Накоптвль тхп • • • /!7 Утройетва Р!/ выходной Сч-Зп I Уотройотдо ОМ i/ompouomSo рлровления: считывание- [« залиоь (тз) ДШу <- Входной J/3 Рис. 5.4.1. Структурная схема БИС памяти с произвольной выборкой ющих элементов (ЗЭ); дешифраторы адреса по осям л:-Дш и У - Дшу; формирователи сигналов (ФС) выбора строк, устройства разрядного управления (УРУ); устройство управления считыванием- записью (УУСЗ); выходной усилитель считывания (УС); входной усилитель записи (УЗ); устройство выбора кристалла (ВК); устройство разрешения записи (РЗ). Накопитель представляет собой матрицу ЗЭ, состоящую из п строк (слов) и т столбцов (разрядов). Емкость накопителя N=ny.m. Элементы памяти накопителя объединяются горизонтальными X и вертикальными У шинами. Шины X соединяются с выводами формирователей сигналов для выбора строк, а шины У -с выходами устройства разрядного управления. С помощью шин X и У осуществляется выбор необходимого элемента памяти накопителя. Часто шины X для выбора строк по аналогии с организацией ОЗУ называют словарными или адресными (АШ), а шины для выбора столбцов - разрядными (РШ). Формирователи сигналов строк вырабатывают сигналы, с помощью которых производитсГя выборка определенной строки. Количество формирователей сигналов строк равно количеству строк п. Номер формирователя щ определяется кодом адреса, поданного на дешифратор строк Дш». Необходимый столбец (разряд) пц выбирают с помощью устройства разрядного управления и дешифратора (Дшу), на вход которого подается код выбора разряда. Входной усилитель записи и выходной усилитель считывания служат для ввода и вывода информацнл. Устройства управления считыванием - записью, выбора кристалла и разрешения записи используют для установления определенного режима работы БИС памяти (хранение, считывание, запись). В большинстве случаев функционирование БИС памяти происходит в следующем порядке. В режиме хранения на вход ВК подается сигнал логической единицы. Сигналы, поступающие с выхода устройства ВК на входы устройства управления считыванием - записью и выходной усилитель считывания, запрещают доступ информации в накопитель и съем информации с выхода БИС памяти. На выходе УС поддерживается напряжение логического нуля. При считывании информации на входы ДШж и ДШу подаются определенные коды для выбора элемента памяти, а вход ВК переводится в состояние логического нуля. В этом случае выходные сигналы устройства ВК разрешают съем информации из выбранного элемента памяти через усилитель считывания и устройство РУ. Для записи информации, поданной на вход Двх, на входы дешифраторов Дшж и ДШу подаются коды для выбора элемента памяти, вход ВК переводят в состояние логического нуля, а на вход РЗ подают сигнал с уровнем логической единицы, разрешающий доступ информации со входа усилителя записи в накопи- тель через устройство разрядного управления. Сигнал разрешения записи подается спустя некоторое время после подачи команды ВК и кодов адреса. Задержка определяется временем установления .переходных процессов в дешифраторах Дш и Дшу, формирователе строк и устройстве разрядного управления. Выбранный элемент памяти должен быть подготовлен к приему информации. При одновременной подаче всех сигналов возможна запись информации в невыбранный элемент памяти или в несколько элементов памяти. Запись информации заканчивается после переключения выбранного элемента памяти. Рассмотренный алгоритм функционирования БИС памяти характерен как для статических, так и для динамических ОЗУ. Однако в динамических ОЗУ операции записи обязательно предшествует операция считывания. Это обусловлено необходимостью регенерации информации в невыбранных элементах памяти накопителя. В БИС ОЗУ применяют комбинированную систему выборки элементов памяти, в основу организации которой положена система 2D, дополненная элементами выборки определенного разряда. Ее структурная схема показана на рис. 5.4.2. Организации - 33jt - evumb/ffmi/e i-P разряд j-я страка вша-дыша i-го разряда (03,Ж) выбор нрас/пама I I UI I I I I п • • • i Рис. 5.4.2. Комбинированная система выборки БИС памяти по системе 2D соответствует часть структурной схемы 5.4.2, обведенная пунктиром. При организации ЗУ по системе 2D с помощью дешифратора строк Дш. и соответствующего формирователя сигнала выборки /-й строки выбирают элементы памяти всей строки. Каждый разряд имеет свою схему ввода -вы- вода информации, состоящую из формирователя сигналов записи и усилителей считывания. По разрядным шинам через устройства ввода - вывода параллельно снимают или подводят информацию ко всем элементагл памяти выбранной строки. При такой организации БИС памяти требуется большое количество выводов у корпуса микросхемы. Так, при использовании матрицы тХп= = 16X16 корпус микросхемы должен иметь 40 выводов (16 входов, 16 выходов, 4 входа адреса, 1 - разрешение записи, 1 - выбор кристалла, 2 - питание). Введение дополнительной выборки разряда с помощью дешифратора Дшу и логических схем, расположенных в каждом устройстве ввода - вывода i-ro разряда, позволяет существенно сократить количество выводов корпуса микросхемы. При тХп = = 16x16 корпус должен иметь 14 выводов (вход - 1, выход- 1, входы дешифратора Дш; -4, входы дешифратора Дшу -4, вход разрешение записи-1, вход выбор кристалла-1, питание-2). Таким образом, в комбинированной структуре организации БИС памяти с помощью дешифратора Дш» выбираются все элементы памяти определенной строки. В режиме считывания информация со всех элементов памяти строки подается на устройства ввода-вывода разрядов. Однако на выход микросхемы поступает информация только через устройство ввода-вывода, выбранное дешифратором Дш,. Все выходы устройств ввода-вывода объединены схемой сборки (Сб), включающей выходной усилитель считывания. В режиме записи через вход с расширителем РВ информация подается на все входы устройств ввода-вывода разрядов. Однако разряд элемента памяти, выбранного для записи информации, определяется дешифратором разряда ДШу. Основными параметрами БИС памяти ОЗУ являются информационная емкость, быстродействие, потребляемая !Мощиость. Типовые значения этих параметров представлены в табл. 5.4.1. БИС памяти выполняется так, что в режиме хранения потребляется минимальная мощность. Мощность значительно возраста- Таблнца 5.4.1 Типовые значения параметров биполярных и МДП-ИС памяти
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 [ 38 ] 39 40 41 42 43 44 45 46 47 |
|||||||||||||||||||||||||||||||||||||||||||||||||