|
| |
|
Главная Журналы гается подключением дополнительных транзисторов последовательно или параллельно Qi. Так как в рассмотренной схеме отношение Z/L нагрузочного транзистора должно быть малым, -быстродействие двухтактной системы оказывается невысоким. Четырехтактная логика, использующая транзисторы с одинаковыми Z/L, позволяет значительно уменьшить времена переключения -и снизить потребляемую мощность. Основная схема четырехтактного инвертора [356] показана на рис. 147. Конденсатор С за время действия импульса- ф1 заряжается до напряжения Vdd; затем, при действии ф2 конденсатор С или разряжается до О, если входное напряжение Уг„ = «1», или остается при потенциале Vdd, если Vin = «0». Авторы работы [356] показали, что подобная схема позоляет увеличить быстродействие в 4 раза по сравнению с двухтактной системой и использовать тактовую частоту, превышающую 10 МГц. Кроме того, поскольку в любой момент времени цепь питания практически разорвана, потребляемая мощность весьма мала и составляет«50 мкВт/бит при f=l МГц (500 мкВт/бит при f=10 МГц), что приблизительно на порядок йеньше, чем в аналогичной двухтактной системе. Расширить логические функции схемы рис. 147 можно подключением добавочных транзисторов параллельно или последовательно с Qu анализ переходных процессов в таких ячейках проведен в работах [358, 359]. 12.4. Системы памяти Изготовление многих цифровых запоминающих ячеек на одном кристалле привлекательно с точки зрения создания больших интегральных схем. Основным препятствием на этом пути является значительное число дефектных элементов, присутствующих в системе за счет несовершенств кристаллов и технологии производства. Проблема может быть решена или дискретным подключением элементов [360] или созданием систем с избыточностью, в которых выход из строя одного или группы элементов не приводит к нарушению функционирования устройства. Другим путем может быть применение схем с относительно небольшим числом элементов; для получения требуемой емкости запоминающего устройства (ЗУ) эти схемы соединяются между собой. Построение ЗУ на интегральных схемах обеспечивает совместимость ЗУ с логикой, низкую стоимость и малые размеры. В литературе описан ряд подобных ИС как на биполярных, так и на полевых транзисторах; их сравнительный анализ дан в работе [361]. Основным достоинством ЗУ на МОП-ИС является малая потребляемая мощность и большая простота изготовления. К настоящему времени разработаны ЗУ на МОП-ИС с использованием однотипных приборов [343, 345, 362-364], а также на транзисторах с дополнительной симметрией [365, 366]. в работе [345] дано первое описание 64-разрядного ЗУ с не-разрушающим считыванием, построенного целиком на р-каналь-ных приборах. Система памяти на взаимодополняющих ПТ была предложена в [354] и затем усовершенствована авторами работ [365, 366], использовавшими кремниевые МОП-ПТ и пленочные приборы на сапфировой подложке. Описание памяти со временем цикла обрэгщения 100 не дано в [367]; высокое быстродействие достигнуто за счет применения п-канальных ПТ, обладающих высокой подвижностью носителей в итер- сионном слое. . . -------- Как уже упоминалось, полная, система памяти может быть построена соединением ряда ИС, каждая из которых изготовлена на отдельном кристалле. При этом организация системы, в зависимости от конкретных условий и. требований, выполняется двумя путями: 1) каждая ИС используется для записи одного слова (организация по словам); 2) отдельная ИС содержит один разряд многих слов (поразрядная организация). В дополнение к обычным ЗУ с записью - считыванием разработаны системы памяти на МОП-ПТ, предназначенные только для считывания [364]*, а также системы ассоциативного типа [365, 368, 369]. Рассмотрим в качестве примера интегральную память с поразрядной организацией и выборкой по совпадениям, описанную в [363]. Одна ИС содержит 64 запоминающих элемента, размещенных на кристалле размером 2,5X2,25 мм. Линии записи - считывания являются общими для всех элементов; адресные шины X и Y подключены так, как показано на рис. 148, а. Запоминающая ячейка представляет собой триггер, состоящий из двух инверторов с насыщенной нагрузкой. Селекция нужного триггера осуществляется одновременной подачей в линии Хп и Yn отрицательных импульсов, воздействующих на затворы ключевых транзисторов Qs - Qs (рис. 148,6); это приводит к подключению информационных линий Di, D2 к соответствующему триггеру. Временная диаграмма напряжений приведена на рис. 148, е. Медленное нарастание выходного сигнала при считывании «1» определяется постоянной времени цепи, образованной внутренним сопротивлением ключевого транзистора и полной емкостью информационной линии. Мощность, потребляемую при хранении (0,75 мВт/бит), можно уменьшить на порядок путем периодического выключения напряжения питания Vdd- Неизменность состояний триггеров при этом обеспечивается сохранением потенциалов на выходных емкостях в те . интервалы времени, когда Vdd=0. * В связи с этим интересно отметить создание транзистора со структурой металл-Si3N4-Si02-Si, который в зависимости от напряжения на затворе может работать как прибор с индуцированным или с встроенным каналом и используется в качестве основного элемента памяти [370-373]. 9 Р. Кобболд - 257 еаиие 23, < 1гг о TTT <?,-н Г" 11 I I □Г <?2 ТТ I-it J--oD Л>гО -18B , 0,0-L 27? o Xpaнение Запись"t" 1s0h0 3ant/cb"0" Считывание Считывание OB --7SB -16 В (с) "1" "О" Рис. 148. 64-разрядиая интегральная память на однотипных МОП-ПТ 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 [ 83 ] 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 |